modelsim使用教程(如何在modelsim中添加altera的仿真库)
本篇文章给大家谈谈modelsim使用教程，以及如何在modelsim中添加altera的仿真库对应的知识点，文章可能有点长，但是希望大家可以阅读完，增长自己的知识，最重要的是希望对各位有所帮助，可以解决了您的问题，不要忘了收藏本站喔。
一、如何在modelsim中添加altera的仿真库
1.设置仿真库路径打开ModelSim安装目录(我用的是ModelSim SE 6.2版本，安装在D:\ModelSim\Installfiles目录下)，新建文件夹altera，我们就在该目录下存放预编译的各种Altera库。启动ModelSim SE 6.2，在主窗口执行【File】/【Change Directory】命令将路径转到altera文件夹。或在命令行中执行cd D:/ModelSim/Installfiles/altera。
2.新建库 Quartus II中提供的仿真库文件存放的路径是...\altera\80\quartus\eda\sim_lib，每个库文件提供了两种形式：.v(Verilog)
格式和.vhd(VHDL)格式两种，根据你所用的语言选择使用。用于编译资源库的文件有220model.v，220model.vhd，220pack.vhd，altera_mf.v，altera_mf.vhd，altera_mf_components.vhd，altera_primitives.v，altera_primitives.vhd，altera_primitives_components.vhd文件。网上的很多教程都是把这些文件一起编译，这样适用于Verilog和VHDL混合仿真，但如果只用一种语言，如Verilog则完全没必要全部编译。下面以该目录下的altera_mf.v为例介绍建立预编译库的方法。注：ModelSim中仿真库可以分为两大类：第一类是工作库(working)，默认值为“work”目录，work目录中包含当前工程下所有被编译的设计单元，编译前必须建立一个work库，并且每个编译有且仅有一个work库；第二类是资源库(resource)，存储能被当前编译引用的设计单元，在编译期间允许有多个resource库。在主窗口中选择【File】/【New】/【Library】命令，新建一个名为altera_mf的库。
3.编译库方便起见在altera文件夹下新建目录src，把用于编译资源库的文件复制到src文件夹中。在主菜单中选【Compile】/【Compile】命令，弹出Compile Source Files对话框，library中选择你刚才建立的库名
altera_mf，查找范围你选择altera_mf.v文件，刚才你已经把它复制到了...\altera\src目录下。执行编译命令。
继续按照步骤2和3中介绍的方法添加剩下的几个库。添加完成后如下图所示。
4.配置modelsim.ini文件这一步是为了将前面建立的库添加进系统库，以后就不用再重复添加了。 ModelSim安装根目录下的配置文件modelsim.ini的只读属性去掉，用记事本或其他文本编辑程序打开。在[Library]下修改前面
添加的库的路径。注意修改后关闭并改回只读属性。注：第1步设置的仿真库路径必须在ModelSim的安装目录下才能事业能够此相对路径。 altera_primitives=$MODEL_TECH/../altera/altera_primitives 220model=$MODEL_TECH/../altera/220model altera_mf=$MODEL_TECH/../altera/altera_mf
5.添加Altera底层硬件原语仿真库(ATOM)在时序仿真时，必须加载所使用到的对应于具体Altera器件的底层硬件原语的仿真库(ATOM)。上面编译了Altera三个资源库文件：220model.v,altera_mf.v,altera_primitives.v,编译通过之后。根据我们选用的具体器件型号继续编译我们所需要的器件底层原语仿真库文件，比如我们选择使用的是cycloneii，所以编译cycloneii_atoms.v。
另外，在进行仿真的时候，还要注意将上述已经编译的相关库添加到当前的工程中，以便相关lpm之类的核的调用，操作如下：在Start Simulation窗口的libraries一栏下进行添加，如图：
然后再选择work目录中当前工程的顶层实体进行仿真即可。
若是要进行时序仿真，则还应在SDF一栏进行.sdo延时文件的添加。
二、modelsim怎么自动生成testbench
ModelSim，首先（open）打开需要仿真的模块,Source-> Show Language Templates,
在显示的 Language Templates栏目中选择“Create Testbench”
软件自动弹出的"Create Testbench Wizzard”窗口中，在"work"下选择待仿真模块，按照提示走完，即自动生成。
扩展资料
主要特点
RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；
单内核VHDL和Verilog混合仿真；
源代码模版和助手，项目管理；
集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能；
C和Tcl/Tk接口，C调试；
对SystemC的直接支持，和HDL任意混合；
支持SystemVerilog的设计功能；
对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL；
ASIC Sign off。可以单独或同时进行行为（behavioral）、RTL级、和门级（gate-level）的代码。
三、XilinxFPGA开发实用教程的目录
第1章 FPGA开发简介
1.1可编程逻辑器件基础
1.1.1可编程逻辑器件概述
1.1.2可编程逻辑器件的发展历史
1.1.3 PLD开发工具
1.2 FPGA芯片结构
1.2.1 FPGA工作原理与简介
1.2.2 FPGA芯片结构
1.2.3软核、硬核以及固核的概念
1.3基于FPGA的开发流程
1.3.1 FPGA设计方法概论
1.3.2典型FPGA开发流程
1.3.3基于FPGA的SOC设计方法
1.4 Xilinx公司主流可编程逻辑器件简介
1.4.1 Xilinx FPGA芯片介绍
1.4.2 Xilinx PROM芯片介绍
1.5本章小结
第2章 Verilog HDL语言基础
2.1 Verilog HDL语言简介
2.1.1 Verilog HDL语言的历史
2.1.2 Verilog HDL的主要能力
2.1.3 Verilog HDL和VHDL的区别
2.1.4 Verilog HDL设计方法
2.2 Verilog HDL基本程序结构
2.3 Verilog HDL语言的数据类型和运算符
2.3.1标志符
2.3.2数据类型
2.3.3模块端口
2.3.4常量集合
2.3.5运算符和表达式
2.4 Verilog HDL语言的描述语句
2.4.1结构描述形式
2.4.2数据流描述形式
2.4.3行为描述形式
2.4.4混合设计模式
2.5 Verilog代码书写规范
2.5.1信号命名规则
2.5.2模块命名规则
2.5.3代码格式规范
2.5.4模块调用规范
2.6 Verilog常用程序示例
2.6.1 Verilog基本模块
2.6.2基本时序处理模块
2.6.3常用数字处理算法的Verilog实现
2.7本章小结
第3章基于Xilinx芯片的HDL语言高级进阶
3.1面向硬件电路的设计思维
3.1.1面向硬件的程序设计思维
3.1.2“面积”和“速度”的转换原则
3.1.3同步电路的设计原则
3.1.4模块划分的设计原则
3.2优秀的HDL代码风格
3.2.1代码风格的含义
3.2.2通用代码风格的介绍
3.2.3专用代码风格的简要说明
3.3 Verilog建模与调试技巧
3.3.1双向端口的使用和仿真
3.3.2阻塞赋值与非阻塞赋值
3.3.3输入值不确定的组合逻辑电路
3.3.4数学运算中的扩位与截位操作
3.3.5利用块RAM来实现数据延迟
3.3.6测试向量的生成
3.4 Xilinx公司原语的使用方法
3.4.1计算组件
3.4.2时钟组件
3.4.3配置和检测组件
3.4.4吉比特收发器组件
3.4.5 I/O端口组件
3.4.6处理器组件
3.4.7 RAM/ROM组件
3.4.8寄存器和锁存器
3.4.9移位寄存器组件
3.4.10 Slice/CLB组件
3.5本章小结
第4章 ISE开发环境使用指南
4.1 ISE套件的介绍与安装
4.1.1 ISE简要介绍
4.1.2 ISE功能简介
4.1.3 ISE软件的安装
4.1.4 ISE软件的基本操作
4.2基于ISE的代码输入
4.2.1新建工程
4.2.2代码输入
4.2.3代码模板的使用
4.2.4 Xilinx IP Core的使用
4.3基于ISE的开发流程
4.3.1基于Xilinx XST的综合
4.3.2基于ISE的仿真
4.3.3基于ISE的实现
4.3.4基于ISE的芯片编程
4.3.5功耗分析以及XPower的使用
4.4约束文件的编写
4.4.1约束文件的基本操作
4.4.2 UCF文件的语法说明
4.4.3管脚和区域约束语法
4.4.4管脚和区域约束编辑器PACE
4.5 ISE与第三方软件
4.5.1 Synplify Pro软件的使用
4.5.2 ModelSim软件的使用
4.5.3 Synplify Pro、ModelSim和ISE的联合开发流程
4.5.4 ISE与MATLAB的联合使用
4.6 Xilinx FPGA芯片底层单元的使用
4.6.1 Xilinx全局时钟网络的使用
4.6.2 DCM模块的使用
4.6.3 Xilinx内嵌块存储器的使用
4.6.4硬核乘加器的使用
4.7本章小结
第5章 FPGA配置电路及软件操作
5.1 FPGA配置电路综述
5.1.1 Xilinx FPGA配置电路综述
5.1.2 Xilinx FPGA常用的配置管脚
5.1.3 Xilinx FPGA配置电路分类
5.2 JTAG电路的原理与设计
5.2.1 JTAG电路的工作原理
5.2.2 Xilinx JTAG下载线
5.3 FPGA的常用配置电路
5.3.1主串模式??最常用的FPGA配置模式
5.3.2 SPI串行Flash配置模式
5.3.3从串配置模式
5.3.4字节宽度外部接口并行配置模式
5.3.5 JTAG配置模式
5.3.6 System ACE配置方案
5.4 iMPACT软件使用
5.4.1 iMPACT综述与基本操作
5.4.2使用iMPACT创建配置文件
5.4.3使用iMPACT配置芯片
5.4.4 FPGA配置失败的常见问题
5.5从配置PROM中读取用户数据
5.5.1从PROM中引导数据简介
5.5.2硬件电路设计方法
5.5.3软件操作流程
5.6本章小结
第6章在线逻辑分析仪ChipScope的使用
6.1 ChipScope介绍
6.1.1 ChipScope Pro简介
6.1.2 ChipScope Pro软件的安装
6.1.3 ChipScope Pro的使用流程
6.2 ChipScope Core Generator使用说明
6.2.1 ChipScope Pro核的基本介绍
6.2.2 ChipScope核的生成流程
6.3 ChipScope Core Inserter使用说明
6.3.1 Core Inserter的用户界面
6.3.2 Core Inserter的基本操作
6.4 ChipScope Pro Analyzer使用说明
6.4.1 ChipScope分析仪的用户界面
6.4.2 ChipScope Analyzer的基本操作
6.5在ISE中直接调用ChipScope的应用实例
6.5.1在工程中添加ChipScope Pro文件
6.5.2在ChipScope Pro中完成下载和观察
6.6本章小结
第7章基于FPGA的数字信号处理技术
7.1数字信号概述
7.1.1数字信号的产生
7.1.2采样定理
7.1.3数字系统的主要性能指标
7.2离散傅里叶变换基础
7.2.1离散傅里叶变换
7.2.2频域应用
7.2.3 FFT/IFFT IP Core的使用
7.3 XtremeDSP模块功能介绍
7.4乘累加结构的FIR滤波器
7.4.1单乘法器MAC FIR滤波器
7.4.2对称MAC FIR滤波器
7.4.3 MAC FIR滤波器IP Core的使用
7.5半并行/并行FIR滤波器
7.5.1并行FIR滤波器
7.5.2半并行FIR滤波器
7.5.3 FIR Compiler IP Core的使用
7.6多通道FIR滤波器
7.6.1滤波器组的基本概念
7.6.2多通道FIR滤波器的基本原理
7.6.3多通道FIR滤波器组的FPGA实现
7.7本章小结
第8章基于System Generator的DSP系统开发技术
8.1 System Generator的简介与安装
8.1.1 System Generator简介
8.1.2 System Generator的主要特征
8.1.3 System Generator软件的安装和配置
8.2 System Generator入门基础
8.2.1 System Generator开发流程简介
8.2.2 Simulink基础
8.2.3 AccelDSP软件工具
8.3基于System Generator的DSP系统设计
8.3.1 System Generator快速入门
8.3.2 System Generator中的信号类型
8.3.3自动代码生成
8.3.4编译MATLAB设计生成FPGA代码
8.3.5子系统的建立和使用
8.4基于System Generator的硬件协仿真
8.4.1硬件协仿真平台的介绍与平台安装
8.4.2硬件协仿真的基本操作
8.4.3共享存储器的操作
8.5 System Generator的高级应用
8.5.1导入外部的HDL程序模块
8.5.2设计在线调试
8.5.3系统中的多时钟设计
8.5.4软、硬件联合开发
8.5.5 FPGA设计的高级技巧
8.5.6设计资源评估
8.6开发实例：基于FIR滤波器的协仿真实例
8.7本章小结
第9章基于FPGA的可编程嵌入式开发技术
9.1可编程嵌入式系统（EDK）介绍
9.1.1基于FPGA的可编程嵌入式开发系统
9.1.2 Xilinx公司的解决方案
9.2 Xilinx嵌入式开发系统组成介绍
9.2.1片内微处理器软核MicroBlaze
9.2.2片内微处理器PowerPC
9.2.3常用的IP核以及设备驱动
9.2.4系统设计方案
9.3 EDK软件基本介绍
9.3.1 EDK的介绍与安装
9.3.2 EDK设计的实现流程
9.3.3 EDK的文件管理架构
9.4 XPS软件的基本操作
9.4.1 XPS的启动
9.4.2利用BSB创建新工程
9.4.3 XPS的用户界面
9.4.4 XPS的目录结构与硬件平台
9.4.5在XPS加入IP Core
9.4.6在XPS中定制用户设备的IP
9.4.7 XPS中IP Core API函数的查阅和使用方法
9.5 XPS软件的高级操作
9.5.1 XPS的软件输入
9.5.2 XPS中的设计仿真
9.5.3将EDK设计作为ISE设计的子系统
9.5.4 XPS对嵌入式操作系统的支持
9.5.5 XPS工程的实现和下载
9.5.6在线调试工具XMD的使用
9.5.7 XPS中ChipScope的使用
9.5.8软件平台SDK的使用
9.6 EDK开发实例??DDR SDRAM接口控制器
9.6.1 DDR SDRAM工作原理
9.6.2 DDR SDRAM控制器的EDK实现
9.6.3 DDR SDRAM控制器的调试
9.7本章小结
第10章基于FPGA的高速数据连接技术
10.1高速数据连接功能简介
10.1.1高速数据传输的背景
10.1.2 Xilinx公司高速连接功能的解决方案
10.2实现吉比特高速串行I/O的相关技术
10.2.1吉比特高速串行I/O的特点和应用
10.2.2吉比特串行I/O系统的组成
10.2.3吉比特串行I/O的设计要点
10.3基于Rocket I/O高速串行技术
10.3.1 Rocket I/O技术简介
10.3.2 Aurora协议
10.3.3 Rocket I/O硬核模块的体系结构
10.3.4 Rocket I/O的时钟设计方案
10.3.5 Rocket I/O的开发要素
10.3.6 Rocket I/O IP Core的使用
10.4基于Xilinx FPGA的千兆以太网控制器的开发
10.4.1千兆以太网技术
10.4.2基于FPGA的千兆以太网MAC控制器实现方案
10.4.3 Xilinx千兆以太网MAC IP Core
10.5本章小结
第11章时序分析原理以及时序分析器的使用
11.1时序分析的作用和原理
11.1.1时序分析的作用
11.1.2静态时序分析原理
11.1.3时序分析的基础知识
11.2 Xilinx FPGA中的时钟资源
11.2.1全局时钟资源
11.2.2第二全局时钟资源
11.3时序约束
11.3.1使用约束文件添加时序约束
11.3.2使用约束编辑器添加时序约束
11.4 ISE时序分析器
11.4.1时序分析器简介
11.4.2时序分析器的文件类型
11.4.3时序分析器的调用与用户界面
11.4.4时序分析器的基本使用方法
11.4.5提高时序性能的手段
11.5本章小结
缩略语
参考文献
四、modelsim中library是什么意思 怎样用modelsim 编译verilog
对于初学者，modelsim自带的教程是一个很好的选择，在Help->SE PDF Documentation->Tutorial里面.它从简单到复杂、从低级到高级详细地讲述了modelsim的各项功能的使用，简单易懂。
五、modelsim仿真不出波形显示win64错误
这个问题可能是由于在使用ModelSim进行仿真时，未正确安装或配置所导致的。
以下是一些常见的解决方法：
确认你的ModelSim版本是否与你的操作系统兼容。如果你的操作系统是64位的，那么你应该使用64位的ModelSim版本。
检查是否已经正确地配置了ModelSim的环境变量。如果没有，请参考ModelSim的安装手册或者网上的教程进行正确的配置。
如果你是在Windows 10操作系统下运行ModelSim，可以尝试将ModelSim运行时设置为“兼容模式”。在ModelSim的安装目录中找到modelsim.ini文件，右键点击选择“属性”，在“兼容性”选项卡中选择“Windows 7”，然后单击“应用”和“确定”。
尝试升级你的ModelSim版本，或者使用其他仿真软件进行仿真，例如Xilinx Vivado。
希望以上解决方法能够帮到你。如果问题仍然存在，请提供更多详细信息以便进一步诊断。
如果你还想了解更多这方面的信息，记得收藏关注本站。
与本文知识相关的文章：
